Соответствующее логическому

Схема инвертора (позиция 4.5), построенная на МДП-транзисторах с индуцированным каналом, представляет собой типичную схему с нелинейной нагрузкой. Для передачи информации по цепочке таких инверторов необходимо, чтобы напряжение на выходе закрытого ПЭ, соответствующее логической «1», превышало пороговое напряжение МДП-транзистора (t/i>f/nop), а напряжение на выходе открытого ПЭ, соответствующее логическому «О», было меньше порогового

Упрощенная электрическая схема трехвходового логического элемента И-НЕ типа ТТЛ показана на 96, а. Входами Х1, Х2 и ХЗ логического элемента являются эмиттеры многоэмиттерного транзистора VT1. Если на все в'ходы подано напряжение высокого уровня, соответствующее логической 1 (например, +5 В), все эмиттерные переходы транзистора VT1 закрыты и ток от источника питания проходит через резистор Я 7 и открытый коллекторный переход транзистора VT1 в

и логическое отрицание (инверсию) НЕ. Для этого активные элементы должны быть использованы не в режиме повторителей (как в схеме 98, б), а в режиме усилителей-инверторов, что легко достигается перенесением общего сопротивления нагрузки из цепи истоков в цепь стоков. На 99, а приведена такая схема логического элемента ИЛИ-НЕ. При сигналах логического О на входах А и В транзисторы VT2 и VT3 заперты, а поскольку транзистор VT1 постоянно открыт и играет роль сопротивления нагрузки, то на выходе Q действует положительное напряжение логической 1. Если на одном из входов А или В (или одновременно на двух) действует положительное.напряжение, соответствующее логической 1, то транзистор VT2 или VT3 или оба вместе оказываются открытыми и напряжение на выходе Q снижается до нескольких десятых долей-единиц вольт, т. е. до уровня напряжения логического 0.

ТТЛ-вариант конструктивного исполнения схемы ИЛИ-НЕ на биполярных транзисторах приведен на 99, в. Из рассмотрения рисунка видно, что схема объединяет в себе двухвходовый элемент ИЛИ ( 98, а) и инвертор НЕ (см. 96, б). Если на входах Л и В действуют напряжения логических 0, то переходы база—эмиттер транзисторов VT1 и VT4 открыты и через них протекает ток, минуя переходы база—коллектор. Вследствие этого заперты суммирующие транзисторы VT2 и VT3. Поэтому на базу транзистора VT5 через резистор R4 подается напряжение питания, полностью его отпирающее, в результате чего на выход Q поступает положительное напряжение, соответствующее логической 1. Транзистор VT6, включенный параллельно выходу Q, при этом заперт и тока не проводит, ибо на его базу не подается напряжение (с резистора R2). Если хотя бы на одном из входов А или В действует напряжение логической 1, один из суммирующих транзисторов VT2 или VT3 отпирается, напряжение в точке соединения их коллекторов резко падает, что приводит к запиранию транзистора VT5 и на вход перестает поступать положительное

ПЗУ на пять пятиразрядных слов может быть выполнено в виде матрицы 5x5, состоящей из пяти строк и пяти столбцов. ПЗУ работает следующим образом. С шины адреса на дешифратор адреса поступает команда с адресом строки, где записана необходимая информация, и дешифратор подает по команде управления положительное напряжение, соответствующее логической 1, в соответствующий горизонтальный провод, например 3. Из этого провода напряжение логической 1 передается только в те вертикальные провода 2* ... 2°, где подключены диоды (в данном случае в провода /, 2 и 4). В тех проводах, где нет подключений диодов (в данном случае провода 3 и 5), действует 0. Вследствие этого через усилители в шину данных посылается кодовая комбинация 11010. Если бы дешифратор подал 1 на пятый провод, то в шине данных была бы прочитана команда 11110.

Установка триггеров имеет определенные особенности. Если сигнал на выходе Q триггера Ti равен единице, то сигнал установки, воздействуя на триггеры Tt и Т2, устанавливает их в состояние, соответствующее уровню логического «О» на выходах Q. Поступая через устройство задержки Dt, отрицательный скачок напряжения через время t3 достигает входа S триггера 7"а. Если сигнал установки к этому времени закончился, то сигнал на входе S установит триггер 7"2 в состояние, соответствующее логической «I» на его выходе Q. Требуемое значение сигнала (Q = 0) на выходе триггера Т2 получено не будет. Во избежание подобных переключений сигнал установки должен быть достаточно длинным, т. е. длительность его должна соответствовать соотношению т > тс = = /п + t3 + /вх, где tn — время переключения триггера; /вх — длительность входного сигнала, получаемого при дифференцировании скачка напряжения входной цепью триггера по входу 5.

С приходом запускающего импульса ывх(?), поступающего на вход J триггера Уь последний подготовлен к переключению и ближайшим тактовым импульсом переключается в состояние, соответствующее логической «1» на выходе и логическому «О» на инверсном выходе. Сигнал с выхода триггера У! поступает на вход Т счетчика У2. Счетчик оказывается подготовленным к счету тактовых импульсов. Тактовые импульсы, воздействующие на устройство после переключения .//(-триггера У^ отсчитываются счетчиком, в результате чего логические уровни напряжений на выходах разрядов счетчика по мере прихода тактовых импульсов изменяются. Когда код напряжения, записанного на выходе разрядов счетчика У2, станет равным коду управляющего сигнала, подаваемого на вторую группу входов устройства сравнения кодов У3, на его выходе вырабатывается сигнал логической «1». Данный сигнал передается на вход /( триггера yt; очередной тактовый импульс переключит триггер в состояние, соответствующее логическому «О» на выходе и логической «1» на инверсном выходе. Сигнал с инверсного выхода триггера Ух подается на асинхронный вход сброса R счетчика У2; счетчик устанавливается в исходное положение, соответствующее логическому «О» на выходе каждого разряда. Если код

появление первого входного импульса приводит к появлению выходного ипульса формирователя Ф, срабатывающего по заднему фронту входного сигнала. Импульсом формирователя счетчик СЧ устанавливается в положение, соответствующее логическому «О» на выходе каждого разряда, и триггеры 7\ и Т2 устанавливаются в положение;, соответствующее логическому «О» на прямых выходах. Далее счетчич СЧ начинает отсчитывать тактовые импульсы, и после отсчета 2^-гэ тактового импульса на его выходе появляется сигнал логической «1», который устанавливает ^S-триггер Tt в состояние, соответствующее логической «1» на прямом выходе. Так как Т < Ттах, то к приходу очередного входного импульса /С-й разрядсчетчика не успеет сработать и /^S-триггер Т2 остается в положении, соответствующем логическому «О» на прямом выходе и логической «1» — на инверсном. Во время воздействия очередного импульса обеспечивается соотношение Xi == 1, Х2 = 1, Х3 = 1. Поэтому очередной входной импульс передается на выход конъюнктора, после чего происходит сброс счетчика СЧ и .ftS-триггера 7\ импульсом формирователя Ф, и процессы в устройстве повторяются. Импульсы входной последовательности с частотой повторения Fmln < F < /''max, начиная со второго, передаются на выход селектора.

транзисторах, запертых в исходном состоянии. При этом на выходе (коллекторе транзистора 7^) имеется отрицательное напряжение — Ек, соответствующее логической «1». При одновременном отпирании входными импульсами обоих транзисторов выходное напряжение снижается почти до нуля, что соответствует логическому «О».

Unop = 2,0 В, то логический перепад (разность между входным и пороговым напряжениями) составляет 4 В. Логические уровни соответствуют выходным напряжениям открытого и закрытого транзисторов. Если на оба входа подать напряжение меньше порогового (соответствующее логическому нулю), то транзисторы T! и Т2 окажутся закрытыми, а ток стока — практически равным нулю. При этом ток стока нагрузочного транзистора Тк тоже будет равен нулю. Поэтому на выходе установится напряжение, близкое к напряжению источника питания ?с и соответствующее логической 1.

Если на вход хотя бы одного транзистора подать напряжение, превышающее пороговое (соответствующее логической 1), то этот транзистор откроется и появится ток стока. Тогда на выходе схемы будет остаточное напряжение, значительно меньшее порогового, что соответствует логическому 0.

Схема инвертора (позиция 4.5), построенная на МДП-транзисторах с индуцированным каналом, представляет собой типичную схему с нелинейной нагрузкой. Для передачи информации по цепочке таких инверторов необходимо, чтобы напряжение на выходе закрытого ПЭ, соответствующее логической «1», превышало пороговое напряжение МДП-транзистора (t/i>f/nop), а напряжение на выходе открытого ПЭ, соответствующее логическому «О», было меньше порогового

При подаче на оба входа сигналов, соответствующих логическому нулю, транзисторы VI, V2 закрываются, а транзисторы V3, V4 открываются, в результате чего напряжение на выходе соответствует логической 1 ( и^ых не менее 8,2 В). Если на любой из входов, например t/BX , по дан сигнал логической 1, то ключевой транзистор VI открывается, а транзистор V3 закрывается. На выходе будет напряжение, соответствующее логическому 0 ( 1^ых не более 0,3 В). Такой же результат будет, если на оба входа поданы сигналы, соответствующие уровню 1.

При подаче на входы отпирающего напряжения (t/BX=t/BX) транзисторы VTl открываются и на выходе напряжение принимает значение, соответствующее логическому 0 (?/вых — U,ax).

(01), дает единственную устойчивую комбинацию выходных сигналов [01]; триггер устанавливается в положение, соответствующее логическому «О» на выходе Q. Сочетание входных сигналов 5 и R, обозначенное (10), дает также единственное устойчивое сочетание выходных сигналов [10]; триггер устанавливается в положение, соответствующее уровню логической «1» на выходе Q. Естественно, что такая логика работы триггера полностью соответствует исходной (см. табл. 6.1). Триггер, 6.34, а, управляемый сигналами S и R, называют JRS-триггером с инверсными входами. Условное обозначение такого триггера приведено на 6.34, б. Появление задержки срабатывания RS-триггера с инверсными входами показано на 6.36. Сигнал 6.36 на выходе Q схемы 6.34, а

С приходом запускающего импульса ывх(?), поступающего на вход J триггера Уь последний подготовлен к переключению и ближайшим тактовым импульсом переключается в состояние, соответствующее логической «1» на выходе и логическому «О» на инверсном выходе. Сигнал с выхода триггера У! поступает на вход Т счетчика У2. Счетчик оказывается подготовленным к счету тактовых импульсов. Тактовые импульсы, воздействующие на устройство после переключения .//(-триггера У^ отсчитываются счетчиком, в результате чего логические уровни напряжений на выходах разрядов счетчика по мере прихода тактовых импульсов изменяются. Когда код напряжения, записанного на выходе разрядов счетчика У2, станет равным коду управляющего сигнала, подаваемого на вторую группу входов устройства сравнения кодов У3, на его выходе вырабатывается сигнал логической «1». Данный сигнал передается на вход /( триггера yt; очередной тактовый импульс переключит триггер в состояние, соответствующее логическому «О» на выходе и логической «1» на инверсном выходе. Сигнал с инверсного выхода триггера Ух подается на асинхронный вход сброса R счетчика У2; счетчик устанавливается в исходное положение, соответствующее логическому «О» на выходе каждого разряда. Если код

появление первого входного импульса приводит к появлению выходного ипульса формирователя Ф, срабатывающего по заднему фронту входного сигнала. Импульсом формирователя счетчик СЧ устанавливается в положение, соответствующее логическому «О» на выходе каждого разряда, и триггеры 7\ и Т2 устанавливаются в положение;, соответствующее логическому «О» на прямых выходах. Далее счетчич СЧ начинает отсчитывать тактовые импульсы, и после отсчета 2^-гэ тактового импульса на его выходе появляется сигнал логической «1», который устанавливает ^S-триггер Tt в состояние, соответствующее логической «1» на прямом выходе. Так как Т < Ттах, то к приходу очередного входного импульса /С-й разрядсчетчика не успеет сработать и /^S-триггер Т2 остается в положении, соответствующем логическому «О» на прямом выходе и логической «1» — на инверсном. Во время воздействия очередного импульса обеспечивается соотношение Xi == 1, Х2 = 1, Х3 = 1. Поэтому очередной входной импульс передается на выход конъюнктора, после чего происходит сброс счетчика СЧ и .ftS-триггера 7\ импульсом формирователя Ф, и процессы в устройстве повторяются. Импульсы входной последовательности с частотой повторения Fmln < F < /''max, начиная со второго, передаются на выход селектора.

Рассмотрим работу элемента. Если на все входы подано напряжение U1 (логическая 1), все диоды (Дь Д2, Д3) будут закрыты и ток в цепи источник ?ь резистор R{, открытые диоды Дс пройдет в базу транзистора. Вследствие падения напряжения на резисторе Rt потенциал q>i окажется несколько ниже потенциала + ?ь диод Д^ будет открыт и потенциал базы фБ транзистора меньше потенциала q>! на значение падения напряжения на диодах Дс (но выше 0,6 В, так что транзистор будет находиться в режиме насыщения). На выходе элемента НЕ установится низкое напряжение U°, соответствующее логическому 0. Если хотя бы на один вход, например Вхь будет подано напряжение 17°, то соответствующий диод Д1 будет открыт и потенциал Ч>1 будет % U°. Ток от источника ?t будет проходить через резистор RI. Часть тока замкнется через открытый диод Дь источник 17°, источник ?,, часть — через смещающие диоды Дс, резистор R2 и источник ?]. Потенциал базы фБ = 1/БЭ будет ниже потенциала (pi на значение падения напряжения на смещающих диодах Дс. При этом элемент рассчитывают таким образом, чтобы падение напряжения на диодах Дс было таким, чтобы срБ = 1/БЭ > 0, но значительно меньше 0,6 В. В этом случае транзистор будет закрыт и на выходе элемента НЕ напряжение окажется равным ?к > U°, т. е. получим логическую 1. Логический элемент И — НЕ транзисторно-транзисторной логики (ТТЛ). Простейший элемент И — НЕ показан на 21.5,а. Он состоит го двух частей: элемента И на многоэмиттерном транзисторе Г, и элемента НЕ на транзисторе Т2. Связь непосредственная: коллектор Tj соединен с базой транзистора Т2. Смещение в цепи базы транзистора Т2 выполняет коллекторный переход 7\. Три эмиттерных перехода Ть подключенных к входу элемента ( 21.5,6), выполняют функции входных диодов в схеме И на диодах.

Unop = 2,0 В, то логический перепад (разность между входным и пороговым напряжениями) составляет 4 В. Логические уровни соответствуют выходным напряжениям открытого и закрытого транзисторов. Если на оба входа подать напряжение меньше порогового (соответствующее логическому нулю), то транзисторы T! и Т2 окажутся закрытыми, а ток стока — практически равным нулю. При этом ток стока нагрузочного транзистора Тк тоже будет равен нулю. Поэтому на выходе установится напряжение, близкое к напряжению источника питания ?с и соответствующее логической 1.

?>-трнггер. Схема синхронного ?>-триггера приведена на 21.9, а, на 21.9,6 показано его условное обозначение в схемах. D-триггер имеет один информационный вход D, устанавливающий триггер в состояние, соответствующее логическому уровню на этом входе. Вход С является исполнительным управляющим, он служит для подачи на

появится сигнал логической единицы, равный падению напряжения на резисторе. Очевидно, для реализации операции «ИЛИ» необходимо выполнение условия ?/вх > {/„.„. Схема на 11.3, б реализует логическую функцию «И». Если на входы схемы одновременно поданы высокие напряжения в виде импульсов .или положительных перепадов напряжений, то диоды запираются и на выходе схемы устанавливается высокий потенциал, соответствующий логической единице ([/ЕЫХ = t/и.п). Логическая функция «НЕ» реализуется с помощью схемы инвертора ( 11.3, в). В ней транзистор работает в ключевом режиме. В исходном состоянии транзистор заперт, так как потенциал базы практически рарен нулю. Напряжение на выходе в этом случае соответствует логической единице (?/вых» f/H.n)-При подаче на базу транзистора высокого положительного потенциала транзистор отпирается и на выходе схемы устанавливается низкое напряжение, соответствующее логическому нулю. Транзистор при этом находится в реж«ме насыщения. В схеме на 11.3, г включены два транзистора последовательно друг с другом. При одновременной подаче на базы двух транзисторов положительных сигналов транзисторы отпираются, на коллекторном резисторе создается падение напряжения, а на выходе схемы напряжение снижается до уровня логического нуля. Таким образом схема реализует логическую операцию «И — НЕ».

сигналов триггера —P = Q и Q=/3. Из 5.40 видно, что сочетание выходных сигналов (00) не является устойчивым; независимо от значений 5 и R данному сочетанию не соответствует подобное устойчивое сочетание в обобщенной карте1 Карно. Сочетание выходных сигналов (00) для данной схемы триггера исключается. Однако остается еще сочетание, не удовлетворяющее требованию Q = P — сочетание (11). При 5=1 и R = 1 это сочетание может быть устойчивым. Исключить его можно только задавая дополнительные требования к входным сигналам, а именно запрещая сочетание вход-нйх сигналов S = l, R = 1. Отсюда обязательное требование к входным сигналам для триггера, показанного на 5.39, a: RS = 0. Ha 5.40 столбец, соответствующий запретному сочетанию входных сигналов, отмечен чертой под основанием таблицы. Таким образом, устройства, формирующие входные сигналы для данного триггера, не должны одновременно создавать уровни 5 = 1 и R — 1. Остальные сочетания сигналов допустимы, так как при них комбинация значений (11) на выходе триггера не является устойчивой и может существовать только мгновенно, вызывая переход триггера в устойчивое состояние Q = P. Из обобщенной карты Карно видно, что логика работы данного триггера такова: сочетание входных сигналов 5 и R, обозначенное (00), сохраняет предыдущее состояние триггера, т. е. (01) или (10). Сочетание входных сигналов 5 и R, обозначаемое (01), дает единственную устойчивую комбинацию выходных сигналов [01]; триггер устанавливается в положение, соответствующее логическому «О» на выходе Q. Сочетание входных сигналов 5 и R, обозначенное (10), дает также единственное устойчивое сочетание выходных сигналов [10J; триггер устанавливается в положение, соответствующее уровню логической «1» на выходе Q. Естественно, что такая логика работы триггера полностью соответствует исходной (см. табл. 5/1). Триггер на