Следующего транзистора

Пусть в исходном состоянии на входе D действует логическая единица, соответствующая младшему разряду числа. С поступлением тактового импульса его фронтом переключается триггер T1(Q1 = l), а состояния триггеров Т2 и Т3 остаются без изменения (б2 = 0> бз— 0)- Таким образом происходит запись информации в память триггера Тг'. После окончания действия логической единицы на входе состояния триггеров регистра остаются без изменения (информация хранится в первом триггере 7^) до прихода следующего тактового импульса. С приходом второго тактового импульса его фронтом переключаются триггеры Т1 и T2(Q1=0. Q2 — 1), а состояние триггера Т3 не изменяется (Q3 — 0). Информация, записанная в триггере 7\, сдвигается вправо и записывается в триггере Т2, а Т^ оказывается подготовленным к приходу следующего разряда двоичного числа. С приходом третьего тактового импульса переключаются триггеры Т2 и T3(Q2 = Q, Q3 = 1) и информация младшего разряда считывается на выходе триггера Т3.

Триггер D-типа ( 6.27) представляет собой устройство, переключаемое на фронтах управляющих сигналов. Он содержит входы непосредственной установки (Y), сброса (С) тактовый (Т) и информационный (D). Информация снимается с выходов Q и QB при поступлении положительного фронта тактового импульса. Срабатывание схемы происходит при определенном напряжении на тактовом входе, после чего изменения сигнала на входе D не приводят к изменениям состояния схемы и могут быть восприняты только после прихода следующего тактового импульса.

Данный регистр построен на D-триггерах, последовательно соединенных друг с другом. Эти триггеры имеют внутреннюю задержку t3A, необходимую для того, чтобы сигнал с выхода предыдущего (i—1)-триггера попал на вход последующего. i только после прохода тактирующего импульса, вызвавшего-появление выходного сигнала на (t—1)-триггере. Тогда информация с (i—1)-триггера попадает в i-триггер только от действия следующего тактового импульса. Таким образом, наличие внутренней задержки обеспечивает при подаче тактовых сигналов одновременно на все входы С-триггеров регистра срабатывание только того триггера, на входе которого появляется новая информация.

Для пояснения принципа работы динамических схем рассмотрим инвертор на 8.16. В отличие от ранее изученных статических схем (см., например, 8.1) на затвор пассивного транзистора VTn с индуцированным каналом .подают импульсы Ф, называемые тактовыми, с амплитудой, равной или превышающей напряжение источника питания. В течение действия импульса пассивный транзистор открыт. Если L/вх = Uu, то после окончания тактового импульса и запирания транзистора УТ„ выходное напряжение U1 поддерживается («запоминается») конденсатором С„. По мере его разряда малым током закрытого транзистора VTa напряжение ?/вых медленно понижается. С приходом следующего тактового импульса транзистор опять открывается и прежнее значение U вых восстанавливается. Если частота импульсов достаточно велика, то в паузе между ними изменение ^вых мало и состояние элемента сохраняется. В отсутствие импульса ток источника питания и потребляемая мощность практически расны нулю при любом сигнале на входе. Таким образом, динамический элемент на я-канальных транзисторах по сравнению со статическим обладает в Q раз меньшей мощностью, где Q — скважность тактовых импульсов (отношение их периода Тт к длительности tu).

3. D-триггер. В D-триггере J = K = D, т.е. помимо тактового входа имеется только один вход D. Из табл. 4.12 (2-я и 3-я строки) нетрудно видеть, что в D-триггере Qn+i — —D, т.е. триггер запоминает сигнал на входе D в момент тактового импульса и хранит его до следующего тактового импульса. Поэтому D-триггер является элементом памяти, он находит широкое применение, в том числе в регистрах.

один из входов Ию, что вызывает ее запираниеt ( 9.10,'ле), а на все входы схемы Из подается 1, открывающая ее. Выходной сигнал схемы Я3 ( 9.10, м) вызывает срабатывание триггера Т2 и перевод его в состояние 1. После окончания тактового импульса на все входы схемы И2 подается 1 и ее выходной сигнал ( 9.10,з) устанавливает триггер Т] в состояние 0. При приходе следующего тактового импульса ( 9.10,«) триггер Tz переводится выходным импульсом И5 в состояние 1 ( 9.10,г),

Пусть триггер находится в состоянии Q=l, Q = 0 и на вход R подан сигнал логической единицы, т. е. Я=1, а 5 = 0. В этом случае при ^поступлении тактирующего импульса Т=1 открывается схема совпадений И\ и на выходе Q устанавливается 0. Последний закроет схему совпадений И3 (так как на входе R при этом также 0) и сформирует уровень Q== 1. Этот уровень подается на схему совпадений И2 и совместно с 5 = 1 откроет ее и подтвердит тем самым уровень нуля на выходе Q. После окончания тактового импульса триггер сохраняет свое состояние, так как схема Ич остается открытой. Для перевода триггера в другое состояние необходимо подать комбинацию сигналов S=\,'R-=Q. Запись этих сигналов произойдет при поступлении следующего тактового импульса, -и триггер установится в состояние Q=l, Q=0.

пользуются в этом виде, но для того чтобы понять, как они работают, имеет смысл рассмотреть их внутреннюю структуру. На 8.52 показаны принципиальные схемы так называемых D-тригге-ров. Информация, поступившая на D-вход, передается на выход Q после подачи тактового импульса. Рассмотрим принципы действия триггера типа ведущий-ведомый ( 8.52, а). Если тактовый сигнал имеет высокий уровень, разрешается работа вентилей 1 и 2, через которые ведущий триггер (вентили 3 и 4) устанавливается в состояние, соответствующее D-входу: М = D, М' = D'. Вентили 5 и 6 закрыты, поэтому ведомый триггер (вентили 7 и 8) сохраняет свое предыдущее состояние. Когда тактовый сигнал перейдет в состояние низкого уровня, входы ведущего триггера отключатся от D-bxo-да, а входы ведомого подключатся к входу ведущего, в результате последний передаст свое состояние ведомому триггеру. После этого никакие изменения на выходе произойти не смогут, так как ведущий триггер заблокирован. С приходом следующего тактового сигнала ведомый триггер отключится от ведущего, а ведущий воспримет новое состояние входа.

Временная диаграмма. До какой максимальной частоты может считать наш счетчик? Схема 74НС163 имеет гарантированную максимальную частоту счета /макс 27 МГц. Однако в нашей схеме существуют дополнительные временные задержки, связанные с каскадным соединением (ИС2 должна «узнавать», что ИС1 уже достигла максимального счета за время до следующего тактового импульса), и с соединением «загрузка при переполнении». Для изображения максимальной частоты, при которой гарантируется работа схемы, мы должны добавить задержку для наихудшего случая и быть уверенным, что остается достаточно времени на переустановку. Посмотрите на 8.89,

3. D-триггер. В D-триггере J = K=D, т.е. помимо тактового входа имеется только один вход D. Из табл. 4.12 (2-я <у; и 3-я строки) нетрудно видеть, что в D-триггере Qn+i = I=D, т.е. триггер запоминает сигнал на входе D в момент I тактового импульса и хранит его до следующего тактового I импульса. Поэтому D-триггер является элементом памяти, . он находит широкое применение, в том числе в регистрах.

После установки входного триггера в сост. 1 по фронту тактового импульса триггер 7 также устанавливается в сост. 1, в котором он будет находиться до прихода следующего тактового импульса. В сост. 1 триггер 7 открывает канал К в мультиплексоре 4, на выходах /

На низких частотах увеличивается падение напряжения сигнала на емкости разделительного конденсатора и, следовательно, снижается выходное напряжение каскада. Это приводит к уменьшению коэффициента усиления с понижением частоты. Как видно из модели на 18.5, в, функцию внешней нагрузки рассматриваемого предварительного усилителя выполняет эквивалентное входное сопротивление следующего каскада: R3 = = R&2 (-Кб ел + Ябэ сл)/(Я62 + Я6сл + Ябэ сл), где R62 — сопротивление, обеспечивающее требуемый ток базы в исходном режиме следующего транзистора; /?6 сл — сопротивление базы следующего транзистора; Лбэсл — сопротивление эмиттерного перехода следующего транзистора.

После исчезновения помехи разделительный конденсатор начнет снова заряжаться через резистор R. Следовательно, чем больше произведение RC, тем медленее будет протекать процесс заряда конденсатора и тем больше времени потребуется для восстановления нормального режима работы следующего транзистора. Естественно, что время переходного процесса зависит как от емкости С, так и от сопротивления резистора R.

диктуется соображениями наивыгоднейших условий работы при заданной величине полезного сигнала, то в УПТ дело обстоит не так. Практическое осуществление гальванической связи затрудняется тем, что на базу следующего транзистора, кроме полезного сигнала, подается постоянное напряжение коллектора предшествующего каскада. Это постоянное напряжение необходимо компенсировать. В приведенной схеме компенсация постоянной составляющей выходного напряжения предыдущего транзистора достигается с помощью резисторов /?э последующего транзистора. Например, сопротивление резистора /?Э2 подбирается такой величины, чтобы постоянное падение напряжения на нем было больше падения напряжения на R3\ на разность напряжений коллектор — эмиттер предыдущего и база — эмиттер последующего транзистора:

Площадь усиления транзисторного реостатного каскада, нагруженного на входную цепь следующего транзистора, включённого с общим эмиттером, при уменьшении RK не остаётся неизменной, как у лампового при уменьшении JRa (стр. 176), а падает. Это объясняется присутствием в эквивалентной схеме входной цепи следующего транзистора последовательного сопротивления гб ( 4.33), из-за которого Raa на эквивалентной схеме 5.80 становится равным <*+'"'")'*>«'.., где R — сопротивление парал-

лельного соединения выходного сопротивления транзистора, сопротивления делителя смещения следующего каскада и RK; гбсл и г _ сопротивление базы и динамическое сопротивление эмиттера следующего транзистора. Коэффициент усиления каскада Кт, равный

В широкополосных транзисторных каскадах предварительного усиления, нагруженных на входную цепь следующего транзистора, включённого с общим эмиттером, рассмотренные выше схемы высокочастотной коррекции индуктивностью менее эффективны из-за влияния r5/„; значение RK

здесь ragcjl, Сад сл, rgCJt—параметры гэд, C3Q, л^следующего транзистора, определяемые по формулам стр. 104—105 для включения с общим эмиттером. Порядок величины корректирующих индуктивностей можно найти по приведённым выше расчётным формулам для L, заменив в них К„ на полученное из (5.215) значение RK; окончательная величина индуктивности подгоняется при установке транзистора в каскад, так как она сильно разнится для различных экземпляров транзисторов.

в эмиттер транзистора, a RK . в коллекторе предыдущего каскада берут большим, порядка входного сопротивления следующего транзистора, или выше, находя RK по допустимому падению на нём напряжения питания; в этом случае гб практически не снижает площади усиления. Частотная характеристика каскада с такой коррекцией на частотах вблизи граничной немного выходит за характеристику некорректированного ( 7.19, кривые / и 2), сливаясь с ней на более высоких частотах; это обстоятельство вместе с более резким падением корректированной характеристики увеличивает площадь усиления каскада с корректирующей цепочкой CaRa , делая её примерно в 1,5 раза большей площади усиления некорректированного.

В транзисторных усилителях постоянного тока прямого усиления находит применение простейшая схема прямой связи, так как в них компенсация постоянной составляющей выходного напряжения (см. стр. 50) предыдущего транзистора осуществляется просто; для этого напряжение на R3 следующего транзистора берут больше на разность напряжений коллектор—эмиттер предыдущего и база—эмиттер последующего ( 8.2):

При использовании регулятора в транзисторном реостатном каскаде цепочку CRP включают параллельно выходной цепи транзистора; RI здесь равно сопротивлению параллельного соедине-НИЯ RMX ТраНЗИСТОра, ft В ere выходной цепи и входного сопротивления следующего транзистора.

следующего транзистора. В этом случае