Регистров процессора

Если параллельно осуществляется пересылка данных из памяти X и из памяти Y, адресные регистры разделяются на два блока, R0-R3, R4-R7. Содержимое регистров адреса может модифицироваться соответственно режиму адресации. Тип модификации определяется содержимым регистров модификации (Мп). Регистры смещения (Nn) используются для режима адресации "модификация со смещением".

_____________________БЛОК РЕГИСТРОВ МОДИФИКАЦИИ (МО-МЗ И М4-М7)_____________________

Каждый из двух подблоков регистров модификации содержит четыре 16-битных регистра, которые определяют тип адресной арифметики для вычисления модификаций регистров адреса или данных. Каждый регистр может быть прочитан или записан с использованием глобальной шины данных. При выдаче содержимого регистров на шину данных 16-битные регистры записываются в два младших значащих байта шины данных, а старший значащий байт заполняется нулями. При записи в регистры старший значащий байт шины данных отсекается. Каждый регистр модификации устанавливается в $FFFF после сброса, что определяет линейную арифметику при вычислении модификаций адреса.

Типы модификации адреса. АЛУ адресов поддерживает линейную, модульную арифметику и арифметику с реверсивным переносом для всех режимов косвенной адресно-регистровой адресации. Эти типы арифметики упрощают создание структур данных в памяти для очередей, линии задержки, циклических буферов, стеков. Содержимое регистров модификации определяет тип арифметики для- вычисления адреса; для модульной арифметики содержимое регистра модификации также определяет модуль. Каждому регистру адреса соответствует свой регистр модификации.

8 регистров модификации адреса в AGU

8 регистров модификации адреса в AGU

8 регистров модификации адреса в AGU

8 регистров модификации адреса в AQU

8 регистров модификации адреса в AGU

8 регистров модификации адреса в AGU

8 регистров модификации адреса в AGU

Главное место в процедуре перехода к прерывающей программе занимают передача из соответствующего регистра (регистров) процессора в память (в частности, в стек) на сохранение текущего вектора состояния прерываемой программы (чтобы можно было вернуться к ее исполнению) и загрузка в регистр (регистры) процессора вектора прерывания прерывающей программы, к которой при этом переходит управление процессором.

единая нумерация ячеек памяти, адресуемых регистров процессора и регистров (приемников и источников информации) периферийных устройств, позволяющая в операдиях ввода-вы-

Общая логика взаимодействия систем автоматического контроля, восстановления и диагностирования показана на 12.4. Первой выполняется процедура обработки сигнала прерывания от системы контроля, начинающаяся записью состояний регистров процессора и старого слова состояния программы (ССП) в соответствующие ячейки памяти и выборкой нового ССП системы восстановления. Далее производится запись в специальные регистры или ячейки памяти ситуации в ЭВМ в момент обнаружения ошибки (записывается состояние запоминающих элементов и шин передачи данных неисправного устройства) '.

по которому выводы адресуемого устройства устанавливаются в высокоимпедансное состояние и освобождают системную ШД. Сигнал DT/R в течение тактов Т1 — Т4 задает шинным формирователям режим приема, а сигнал DEN разрешает передачу данных в такте ТЗ. Аналогичным образом осуществляется чтение кода команды. Единственное отличие состоит в том, что поступающая информация направляется не в блок регистров процессора, а в очередь из байтов команд.

В соответствии с данным алгоритмом требуется заполнение и поочередное использование k последних принятых сигналов u(j), что при аппаратной реализации проще всего выполняется с помощью многоуровневого разомкнутого сдвигового регистра длиной k разрядов. При программной реализации аналогичные операции осуществляются путем организации специального массива данных в ОЗУ, называемого очередью постоянной длины. При этом один из регистров процессора используется в качестве указателя очереди QP и в нем содержится адрес ячейки ОЗУ, соответствующий концу (или началу) очереди. Тем самым перемещение данных по ячейкам ОЗУ, составляющим очередь, заменяется изменением содержимого QP на единицу при поступлении каждого сигнала и(/), который записывается в очередь на место старого сигнала и(/—k). После записи каждых k входных сигналов осуществляется переход от конца массива очереди к его началу, для чего содержимое QP изменяется скачком на k. В итоге образуется замкнутое кольцо из ячеек ОЗУ, составляющих очередь, причем начало и конец очереди располагаются в соседних ячейках и перемещаются по этому кольцу.

Разрабатывают БИС ОЗУ на основе биполярных и МДП-транзисторов и их модификаций. БИС ОЗУ на биполярных транзисторах представляют собой в основном статические ОЗУ. Они предназначены для применения в качестве регистров процессора, сверхоперативной и буферной памяти и характеризуются высоким быстродействием (?в.а=5-=-50 не). Для их построения используется схемотехника ТТЛ, ТТЛШ, ЭСЛ и И2Л. ЗЭ БИС статистических ОЗУ обычно состоят из бистабильной ячейки, хранящей один заряд двоичной информации. Наибольшее применение

Канал с задержанным доступом может выполнять сеансы связи с периферийными устройствами только в промежутках между командами процессора. Задержка начала сеанса в максимальном случае равна времени выполнения самой длинной команды процессора (время на разрешение конфликтов между различными каналами здесь не учитывается). Следовательно, канал с задержанным доступом является относительно медленным каналом и может быть использован для реализации главным образом мультиплексных режимов работы. Достоинством каналов с задержанным доступом является возможность некоторого упрощения работы процессора в режиме канала. В промежутках между командами содержимое большинства служебных (программно-недоступных) регистров процессора является несущественным для программы. Поэтому, если для реализации функций канала использовать именно эти регистры, сеанс связи с периферийными устройствами может производиться без предварительного запоминания и последующего восстановления содержимого регистров процессора.

Так как при смене программ текущая операция может быть прервана на любой ее фазе, необходимо запоминать состояние всех регистров и управляющих триггеров процессора с тем, чтобы восстановить их, когда в следующий раз наступит период работы данной программы. Для этого используются вспомогательная линия задержки и сдвигающий регистр, являющийся как бы продолжением этой линии задержки. Длина сдвигающего регистра обеспечивает запоминание всех регистров и триггеров процессора. Когда адресный счетчик проходит через нуль, т. е. происходит смена программ, производится параллельный обмен содержимого сдвигающего регистра и регистров процессора: в процессоре восстанавливается код состояния следующей программы, подлежащей исполнению, а состояние предыдущей программы начинает последовательно, разряд за разрядом, передаваться на хранение из сдвигающего регистра во вспомогательную линию задержки. Если длина вспомогательной линии задержки вместе со сдвигающим регистром соответствует N—1 периодам, то обеспечивается необходимая синхронность движения информации во вспомогательной линии задержки и линиях задержки главной памяти.

Далее выполняется процедура обработки сигнала прерывания от системы контроля, начинающаяся записью состояний регистров процессора и старого слова состояния программы (ССП) в соответствующие ячейки памяти и выборкой нового ССП диагностической системы.

входят: «триггеры удачи и неудачи» при прохождении теста, специальные триггеры управления, регистр счета последовательностей и следующие микропрограммы: а) установки регистров процессора, б) опроса состояния регистров, в) сравнения и ветвления.

Канал с задержанным доступом может выполнять сеансы связи с периферийными устройствами только в промежутках между командами процессора. Задержка начала сеанса в максимальном случае равна времени выполнения самой длинюй команды процессора (время на разрешение конфликтов между различными каналами здесь не учитывается). Следовательно, канал с задержанным доступом является относительно медленным каналом и может быть использован для реализации главным образом мультиплексных режимов работы. Достоинством каналов с задержанным доступом является возможность некоторого упрощения работы процессора в режиме канала. В промежутках между командами содержимое большинства служебных (программно-недоступных) регистров процессора является несущественным для программы. Поэтому, если для реализации функций канала использовать именно эти регистры, сеанс связи с периферийными устройствами может производиться без предварительного запоминания и последующего восстановления содержимого регистров процессора,