Напряжение логического

«О» U° составляет десятые доли вольт, а напряжение логической «1» f/1^ ^2,4 В. Логические элементы реализуют простейшие функции или систему функций алгебры логики.

напряжение l/i, то транзистор Тг закрыт и на каждом выходе транзистора Тг создается напряжение l/i, что соответствует выполнению функции И. При подключении к одному или каждому эмиттеру Т 2 источника сигнала (эмиттерных повторителей, аналогичных 7\) реализуется логическая функция Монтажное ИЛИ. Таким образом, элемент выполняет логическую функцию И — ИЛИ. Для осуществления переключения тока между Т2 и ТУ последующего каскада в цепи последовательно соединенных элементов необходимо выполнение основного условия Е„ = 0,5А U6.f, где Д?/б2 — перепад напряжения по базе Т2. Этот перепад Д?/С2 так же, как и в элементах ЭСЛ, составляет примерно 0,8 В. При закрытом транзисторе 7\ транзистор Г2 открыт; выходное напряжение составляет — 0,8 В. При открытом транзисторе 7\ на его коллекторе создается напряжение—0,8 В, транзистор Т2 закрывается. В этих условиях напряжение на выходе элемента ограничивается эмиттерным переходом TI последующего элемента на уровне \U6a + E0\. Таким образом, для данного элемента напряжение логической «1» определяется значением (7бз, а логического «О» — 1,5 U6a.

Схема основного логического элемента ТТЛ ( 111) работает следующим образом. Если на все входы схемы подано напряжение логической единицы, то транзистор Т1 будет закрыт

a VT4 закрыт, на выходе Q действует положительное напряжение, близкое к напряжению источника питания, что соответствует логической 1. Если на вход А подается напряжение логической 1, то переход эмиттер — база транзистора VT1 запирается, но создаются условия для протекания тока через его переход коллектор — база и тем самым для протекания тока через базу транзистора VT2, что приводит к его отпиранию и переходу в режим насыщения. При этом транзистор VT3 запирается (так как на коллекторе VT2 действует слишком низкое напряжение), а транзистор VT4 отпирается, так как на его базу подается с резистора R2 напряжение в положительной полярности. Таким образом, через малое сопротивление открытого транзистора VT4 выход соединяется с общей шиной «землей» и напряжение на нем оказывается почти нулевым и схема работает как инвертор. Диод VD, включенный на вход А, защищает схему от перегрузки по входу.

на выходе Q максимально и соответствует напряжению логической 1. Когда на вход А подается положительное напряжение логической 1, то транзистор VT1 запирается, а транзистор VT2 полностью отпирается, вследствие чего напряжение на входе Q становится нулевым. Быстродействие этой схемы по сравнению с предыдущей существенно увеличивается благодаря тому, что заряд-перезаряд паразитных емкостей происходит через весьма малые сопротивления полностью открытых транзисторов VT1 и VT2. Потребление энергии питания снижается до уровня десятых долей микроватта на один элемент потому, что схема потребляет ток, в сущности, только во время переключения, когда один транзистор открывается, другой закрывается. В остальное время — при 0 или 1 — всегда один из транзисторов закрыт и ток от источника питания не потребляется.

и логическое отрицание (инверсию) НЕ. Для этого активные элементы должны быть использованы не в режиме повторителей (как в схеме 98, б), а в режиме усилителей-инверторов, что легко достигается перенесением общего сопротивления нагрузки из цепи истоков в цепь стоков. На 99, а приведена такая схема логического элемента ИЛИ-НЕ. При сигналах логического О на входах А и В транзисторы VT2 и VT3 заперты, а поскольку транзистор VT1 постоянно открыт и играет роль сопротивления нагрузки, то на выходе Q действует положительное напряжение логической 1. Если на одном из входов А или В (или одновременно на двух) действует положительное.напряжение, соответствующее логической 1, то транзистор VT2 или VT3 или оба вместе оказываются открытыми и напряжение на выходе Q снижается до нескольких десятых долей-единиц вольт, т. е. до уровня напряжения логического 0.

Существенно снизить потребление энергии питания и увеличить быстродействие позволяет использование КМОП-транзи-сторов. В частности, на 99, б приведена схема такого вида. Транзисторы VT1 и VT2 имеют р-каналы и открываются, если на их затворы подается напряжение логического 0 (так как на их затворы, соединенные с плюсом источника питания, подается отрицательное напряжение в отпирающей полярности). При этом транзисторы VT3 и VT4, имеющие я-каналы, оказываются запертыми и напряжение на выходе Q близко к напряжению источника пи-тания.т. е. к напряжению логической 1. Если хотя бы на одном из входов действует напряжение логической 1, то один из транзисторов VT1 или VT2 закрывается, а поскольку они соединены последовательно, схема отключается от источника питания и на выходе Q напряжение равно 0. В добавление к этому открывается один из транзисторов VT3 или VT4 (включенных параллельно) и выход соединяется с общим проводом через весьма малое сопротивление 100—300 Ом. Таким образом, элемент действует в полном соответствии с таблицей истинности ИЛИ-НЕ. Следует отметить, что схема чрезвычайно экономична и потребляет ток только в очень краткие мгновения, во время переключения, когда одни транзисторы открываются, а другие еще не успели закрыться.

ТТЛ-вариант конструктивного исполнения схемы ИЛИ-НЕ на биполярных транзисторах приведен на 99, в. Из рассмотрения рисунка видно, что схема объединяет в себе двухвходовый элемент ИЛИ ( 98, а) и инвертор НЕ (см. 96, б). Если на входах Л и В действуют напряжения логических 0, то переходы база—эмиттер транзисторов VT1 и VT4 открыты и через них протекает ток, минуя переходы база—коллектор. Вследствие этого заперты суммирующие транзисторы VT2 и VT3. Поэтому на базу транзистора VT5 через резистор R4 подается напряжение питания, полностью его отпирающее, в результате чего на выход Q поступает положительное напряжение, соответствующее логической 1. Транзистор VT6, включенный параллельно выходу Q, при этом заперт и тока не проводит, ибо на его базу не подается напряжение (с резистора R2). Если хотя бы на одном из входов А или В действует напряжение логической 1, один из суммирующих транзисторов VT2 или VT3 отпирается, напряжение в точке соединения их коллекторов резко падает, что приводит к запиранию транзистора VT5 и на вход перестает поступать положительное

Схема логического элемента И в ТТЛ-варианте исполнения приведена на 100, б. Особенность схемы — использование на входе многоэмиттерного транзистора VT1. Если на оба входа А и В поданы напряжения логического 0, то открыты оба перехода база—эмиттер транзистора VT1 и ток проходит только через них, не ответвляясь в переход база—коллектор. Вследствие этого транзистор VT2 закрыт и на выходе Q действует нулевое напряжение. Если на один из входов подается положительное напряжение логической 1, то соответствующий переход база—эмиттер транзистора VT1 запирается. Однако основной переход база-коллектор не отпирается, ибо конструкция многоэмиттерного транзистора (и режим работы) такова, что ток в цепи база—коллектор может протекать тогда, когда оказываются запертыми все переходы база—эмиттер. Таким образом, только при одновременной подаче на оба входа напряжения логической 1 отпирается переход база—коллектор транзистора VT1, что в свою очередь приводит к отпиранию транзистора VT2 и появлению на выходе напряжения логической 1 в полном соответствии с правилом действия логического элемента И. МОП-вариант схемы логического 216

Более универсален элемент И-НЕ, позволяющий одновременно с операцией логического умножения выполнить и отрицание, тем более что в большинстве случаев это не усложняет схемы. Например, на 101, а приведен МОП-вариант схемы логического элемента И-НЕ. Транзистор VT1 используется вместо сопротивления нагрузки и постоянно открыт, ибо на его затвор подается напряжение в отпирающей полярности. Если на затворы транзисторов VT2 и VT3 поданы напряжения логического 0, то они заперты, тока не проводят и на выходе Q действует почти полное напряжение питания, т. е. напряжение логической 1. Если подается напряжение логической 1 только на один из входов А или В, то состояние схемы не изменяется и напряжение на выходе остается неизменным. Однако, если на оба входа действуют напряжения логических 1, то оба транзистора VT2 и VT3 отпираются, их внутреннее сопротивление уменьшается (до 500—1000 Ом) и напряжение на выходе Q также становится весьма малым, т. е. на выходе действует логический 0— в полном соответствии с таблицей истинности И-НЕ:

Недостаток схемы — при подаче на входы А Е В одновременно напряжений логических 1 схема потребляет ток от источника питания. Если же элемент И-НЕ выполнен на КМОП-транзисто-рах, то этого не происходит. В частности, на 101, б дается схема подобного элемента. Транзисторы VT1 и VT2 имеют р-ка-налы, вследствие чего, когда на их затворах (входах А, В) действуют сигналы логических 0, они полностью открыты и на выходе Q имеется положительное напряжение логической 1. При этом транзисторы VT3 и VT4 полностью заперты, ибо имеют «-каналы. Когда на оба входа А, В одновременно действуют положительные напряжения логических 1, транзисторы VT1 и VT2 запираются и напряжение с выхода Q снимается. При этом транзисторы VT3 и VT4 отпираются и выход оказывается соединенным с общим проводом через малое сопротивление (500—1000 Ом). Если на одном из входов действует напряжение логического 0, а на другом — напряжение логической 1, то один из транзисторов с р-каналом (VT1 или VT2) запирается, но другой остается открытым, и поскольку они включены параллельно, на выходе остается напряжение логической 1. При этом один из транзисторов с п-каналом (VT3 или VT4) оказывается открытым; другой — закрытым,

Логические элементы. Логические элементы в отличие от аналоговых устройств (усилителей и др.), рассмотренных в предыдущих лабораторных работах, допускают в качестве значений входных и выходных напряжений лишь два уровня: «высокий» и «низкий». Как правило, «высокий» уровень напряжения соответствует логической «1», а «низкий» — логическому «О». В транзисторно-транзисторной логике (ТТЛ) напряжение логического

При увеличении напряжения на входе элемента ТТЛ происходит запирание МЭТ, напряжение на его базе и на базе транзистора 7\ возрастает. Когда напряжение на входе элемента ТТЛ достигает порогового значения ?/пор = i/6a — ^кэнас. напряжение на базе 7\ достигает напряжения отпирания эмиттерного /?-п-перехода U5g. Транзистор Тг открывается и на выходе элемента ТТЛ напряжение начинает уменьшаться. Напряжение на базе МЭТ устанавливается на уровне 2?/бо. При дальнейшем увеличении напряжения на входе элемента ТТЛ эмиттерный переход МЭТ закрывается и МЭТ переходит в инверсный режим работы. Через p-n-переход коллектор — база МЭТ в базу транзистора 7\ поступает ток /0 = = (1 + Bi)(En — 2i/6a)//?1. Этот ток вызывает насыщение транзистора ТУ, на выходе элемента ТТЛ устанавливается напряжение логического «О».

статическая помехоустойчивость по низкому U^,OM и высокому С/пОМ уровням, представляющая собой такое наибольшее и наименьшее допустимое напряжение статической помехи на входе, при котором не происходит изменения выходных уровней. Так, t/пом есть наибольшее напряжение на входе, превышающее номинальное напряжение логического 0, которое не приводит к "перебросу" логического элемента (например, инвертора из "1" в "О"), т.е. не воспринимаемое логическим элементом, как "1" на входе; Я7

Если хотя бы на один из входов Х1, Х2 или ХЗ подано напряжение логического 0 низкого уровня (+0,2 В), открывается соответствующий эмиттерный переход транзистора VT1 и ток, идущий от источника питания Um, проходит через него и резистор R1. При этом транзистор VT2 закрыт, потенциал на выходе У высокий, близкий к Uwn, и соответствует логической 1.

Схема КМОП-инвертора приведена на 97, б. Если на входе А схемы действует напряжение логического нуля, то транзистор VT1, имеющий р-канал, полностью открыт, поскольку его затвор при этом соединен с общим проводом и поэтому на него подается напряжение в отпирающей полярности относительно истока, соединенного с плюсом источника питания. Транзистор VT2 имеющий n-канал, заперт, вследствие чего напряжение

Логический элемент ИЛИ на МОП-транзисторах может быть выполнен по схеме, приведенной на 98, б. В этой схеме транзисторы VT1 и VT2 включаются при подаче на их затворы положительного напряжения логической 1 и выключаются, если действует напряжение логического 0. Транзистор VT3 используется вместо резистора и постоянно открыт, что приводит к потреблению энергии питания, в то время когда открыты транзисторы VT1 и VT2.

Существенно снизить потребление энергии питания и увеличить быстродействие позволяет использование КМОП-транзи-сторов. В частности, на 99, б приведена схема такого вида. Транзисторы VT1 и VT2 имеют р-каналы и открываются, если на их затворы подается напряжение логического 0 (так как на их затворы, соединенные с плюсом источника питания, подается отрицательное напряжение в отпирающей полярности). При этом транзисторы VT3 и VT4, имеющие я-каналы, оказываются запертыми и напряжение на выходе Q близко к напряжению источника пи-тания.т. е. к напряжению логической 1. Если хотя бы на одном из входов действует напряжение логической 1, то один из транзисторов VT1 или VT2 закрывается, а поскольку они соединены последовательно, схема отключается от источника питания и на выходе Q напряжение равно 0. В добавление к этому открывается один из транзисторов VT3 или VT4 (включенных параллельно) и выход соединяется с общим проводом через весьма малое сопротивление 100—300 Ом. Таким образом, элемент действует в полном соответствии с таблицей истинности ИЛИ-НЕ. Следует отметить, что схема чрезвычайно экономична и потребляет ток только в очень краткие мгновения, во время переключения, когда одни транзисторы открываются, а другие еще не успели закрыться.

Недостаток схемы — при подаче на входы А Е В одновременно напряжений логических 1 схема потребляет ток от источника питания. Если же элемент И-НЕ выполнен на КМОП-транзисто-рах, то этого не происходит. В частности, на 101, б дается схема подобного элемента. Транзисторы VT1 и VT2 имеют р-ка-налы, вследствие чего, когда на их затворах (входах А, В) действуют сигналы логических 0, они полностью открыты и на выходе Q имеется положительное напряжение логической 1. При этом транзисторы VT3 и VT4 полностью заперты, ибо имеют «-каналы. Когда на оба входа А, В одновременно действуют положительные напряжения логических 1, транзисторы VT1 и VT2 запираются и напряжение с выхода Q снимается. При этом транзисторы VT3 и VT4 отпираются и выход оказывается соединенным с общим проводом через малое сопротивление (500—1000 Ом). Если на одном из входов действует напряжение логического 0, а на другом — напряжение логической 1, то один из транзисторов с р-каналом (VT1 или VT2) запирается, но другой остается открытым, и поскольку они включены параллельно, на выходе остается напряжение логической 1. При этом один из транзисторов с п-каналом (VT3 или VT4) оказывается открытым; другой — закрытым,

Схема трехуровневого элемента И-НЕ приведена на 103, в. Если на вход «Разрешение» приложено положительное напряжение логический 1, то схема работает обычным образом. Однако, если на этом входе действует напряжение логического 0, то схема заперта, поскольку открыт переход база—эмиттер VT1, являющийся входом «Разрешение» и поэтому не может протекать ток в цепи базы транзистора VT2 (даже если бы на входах А, В действовали напряжения логических 1). Помимо этого, через диод VD3 замкнут коллектор транзистора VT2, вследствие чего закрыты_оба выходных транзистора VT3 и VT4. Таким образом, выход Q оказывается практически изолированным и никакого влияния на остальные элементы, подключенные к этому выходу, не оказывает, пока не поступит сигнал логической 1 «Разрешение» и схема не начнет действовать. Подобным образом выполняются и другие логические элементы, подключаемые к общим линиям двухнаправленной передачи.

Если в исходном состоянии на выходе Q было напряжение логического нуля (см. 106, в) при сигнале 0 на обоих входах, то при подаче на вход S (set-установка) сигнала логической единицы происходит переключение триггера и на выходе Q появляется сигнал 1. Если затем подать 1 на вход R (reset — сброс), то триггер переключается в исходное состояние (в соответствии с 106, г).

D-триггер со статическим управлением. На 108, г приведена функциональная схема, а на 108, д — условное обозначение D-триггера на основе одноступенчатого RST-триггера. Особенность триггера — наличие инвертора на входе, что исключает какие-либо запрещенные состояния на входах и позволяет управлять работой по одному информационному входу. Запись информации происходит таким образом. Пусть на информационном входе D и входе синхронизации С и выходе Q' ( 108, е] имеются сигналы логического 0. При этом, очевидно, на входе S основного RST-триггера действует 0, а на входе R — логическая 1 (ибо на этом входе включен инвертор). Вследствие этого, когда сигнал на входе С принимает значение логической 1 состояние триггера не изменяется и на выходе Q' продолжает действовать напряжение логического 0, которое и остается таковым после окончания импульса синхронизации, т. е. С = 0 (см. 108, е). Если на входе D сигнал примет значение 1, то как только придет импульс синхронизации С == 1, триггер переключится и на выходе Q' появится напряжение-логической 1. После окончания синхроимпульса триггер останется в этом состоянии до тех пор, пока не придет следующий импульс синхронизации и если сигнал на информационном входе D стал нулевым, то произойдет вновь переключение триггера и Q' = 0.