Микросхемы содержащие

Типичную структуру ФБ FPGA с триггерной памятью конфигурации рассмотрим на примере микросхемы семейства Spartan фирмы Xilinx ( 1.11). Фирма Xilinx изобрела и активно разрабатывает оперативно реконфигури-руемые FPGA, ее продукция занимает 30—40% мирового рынка ПЛИС. После семейства Spartan фирма выпустила семейство Spartan II, но нами для иллюстрации особенностей FPGA выбрано первое из этих семейств, т. к. второе по схемотехнике блоков аналогично семействам Virtex и Virtex E, рассмотренным ниже.

Микросхемы семейства FLEX имеют функциональные блоки (LABs, Logic Array Blocks) с логическими элементами ЛЭ (LEs, Logic Elements), содержащими функциональные преобразователи ФП табличного типа (LUTs). Функциональные блоки расположены в виде матрицы, между их строками и столбцами проходят горизонтальные и вертикальные трассировочные каналы, что характерно для FPGA. В то же время, трассы в каналах не сегментированы, а непрерывны, что типично для CPLD. Поскольку, как уже отмечалось, в схемах с большим числом функциональных блоков применение единой коммутационной матрицы затруднено, система коммутации имеет два уровня межсоединений — глобальный и локальный. Локальная программируемая матрица соединений (локальная ПМС или ЛПМС) обеспечивает межсоединения логических элементов ЛЭ, из которых составляются функциональные блоки LABs. В состав LAB входят 8 логических элементов. Соединения между блоками LAB обеспечиваются глобальной программируемой матрицей соединений ГПМС, к концам строк и столбцов которой подключаются блоки ввода/вывода (IOBs, Input/Output Blocks).

Микросхемы семейства АРЕХ20К/КЕ имеют программируемое управление по координатам скорость/мощность. Когда максимальное быстродействие не требуется, можно снижать мощность потребления до 56% с помощью соответствующей опции турбо-бита для блоков ESB. Неиспользуемые блоки ставятся в режим глубокого снижения мощности.

Для микросхем семейства АРЕХ20К/КЕ разработано soft-ядро процессора Nios — RISC-процессора с изменяемой архитектурой, конфигурируемым файлом регистров, 16-разрядными командами и шиной данных на 16 или 32 разряда по выбору проектировщика. Производительность процессора может достигать 50 MIPS. Микросхемы семейства АРЕХ20КЕ имеют настолько высокий уровень интеграции, что процессор Nios занимает небольшую долю их логической емкости. Например, для микросхемы ЕР20К200Е ядро процессора Nios занимает 12% логических ресурсов кристалла. При стоимости кристалла около 80 долларов (в единичных поставках) на ядро процессора приходится приблизительно 10 долларов, а при массовых поставках стоимость снижается приблизительно в два раза. Для микросхемы ЕР20К1500Е с 1,5 млн. вентилей доля расхода ресурсов на процессор Nios снижается до 1,5%. Изменяемая архитектура ядра Nios, как и других разработанных soft-ядер, придает SOPC высокую степень гибкости. Однако быстродействие soft-ядер не достигает максимальных значений и в сравнении с быстродействием аппаратных ядер остается умеренным.

? Блок интерфейса JTAG для загрузки памяти конфигурации и исполняемой программы и для внутрисхемной отладки устройств, содержащих микросхемы семейства Е5. Через этот блок возможен доступ к внутренней системной шине и адресуемым регистрам кристалла.

Микросхемы семейства Excalibur с аппаратными процессорными ядрами позволяют создавать системы с высокой производительностью и умеренной функциональной гибкостью.

Микросхемы семейства ispPAC фирмы Lattice Semiconductor архитектурно просты (имеют немного конфигурируемых ресурсов и контактов ввода/вывода). Память конфигурации реализована по технологии EEPROM и может загружаться через специально выделенные контакты JTAG-интер-фейса. Допустимое число циклов репрограммирования не менее 10 тыс. Конфигурация может быть закрыта от несанкционированного доступа битом секретности. В состав конфигурируемых ресурсов включены не только аналоговые, но и цифроаналоговые средства (схема ispPAC20 содержит встроенный восьмиразрядный цифроаналоговый преобразователь).

Фирма AMI (American Microsystems Inc.) извещает об эффективной конвертации в ASIC-реализацию таких сложных ПЛИС, как семейство Virtex фирмы Xilinx и семейство APEX фирмы Altera. Имея для такой конвертации отработанный набор схемных решений, фирма AMI обеспечивает быструю конвертацию проектов, содержащих разнообразные блоки, в том числе DLL, PLL, PCI, блоки памяти с разнообразными организациями, различные варианты схем ввода/вывода. Микросхемы семейства XL-3 фирмы AMI дешевле своих аналогов из семейств Virtex и APEX приблизительно в 4 раза.

Второе направление, представленное семейством МАХ3000А, связано со стремлением к удешевлению микросхем. Семейство МАХ3000А отличается от базового семейства МАХ7000 снижением требований к некоторым параметрам схемы, прежде всего, к потребляемой ими мощности. Микросхемы семейства МАХЗОООА тестируются по пониженным нормам, уменьшен выбор типов их корпусов, реализованы не все возможности базового семейства МАХ7000. Следствием стало снижение цен почти вдвое.

Особо быстродействующие микросхемы второго поколения семейства ispLSI2000VE имеют время распространения сигнала от входа к выходу около 3 не и максимальную частоту 300 МГц, особо "широкие" микросхемы семейства ispLSI5000VE имеют по 68 входов на каждый логический блок (однако в один логический блок этих микросхем входят 32 макроячейки, так что отношение "число входов блока/число макроячеек в блоке" не является столь уж большим и даже уступает этому показателю некоторых других CPLD). В особо сложных микросхемах семейства ispLSI8000 введена двухуровневая система межсоединений. Средства локальной трассировки объединяют по 20 макроячеек в так называемые мегаблоки, а 6 мегаблоков связываются между собой средствами глобальной трассировки. Микросхемы имеют встроенные шины с тремя состояниями и 108 линиями. Буферы ввода/вывода имеют триггеры для возможности выбора комбинационного или регистрового варианта для всех сигналов входов, выходов и управления дву-направленностью.

Семейство Spartan II основано на технических новшествах, разработанных при создании микросхем Virtex, но его микросхемы проще и дешевле. Семейство Spartan II родственно по архитектуре семейству Virtex, но в нем сокращен состав функциональных блоков (нет параллельного интерфейса для одного из режимов конфигурирования, нет средств создания декодеров методами монтажной логики и т. д.), используются только дешевые корпуса. Последняя разработка фирмы в рамках данного направления — семейство Spartan IIE с цепями передачи данных типа LVDS (малосигнальными дифференциальными линиями связей), ориентированное на реализацию быстрых алгоритмов ЦОС. Отмечается, что микросхемы семейства Spartan IIE сочетают такие ценные свойства, как уровень интеграции, приближающийся к возможностям ASIC, малое время выхода продукции на рынок и репро-граммируемость при хорошем соотношении цена/вентиль. Сложность микросхем семейства лежит в пределах от 50 до 300 тыс. вентилей.

Очень удобны для построения управляющих автоматов микросхемы, содержащие в одном корпусе ПЛМ с набором выходных триггеров.

ИМС К237ХК1, 435ХП1, К224ХА1 можно использовать при создании усилителей ВЧ, ПЧ, смесителя, гетеродина, ограничителя и т. д. Универсальными свойствами обладают и многие другие микросхемы, содержащие дифференциальные каскады усилителей.

Триггеры на цифровых (логических) элементах. Для построения типовых логических (цифровых) узлов с учетом расширения их функциональных возможностей используют большое число трштерных устройств, представляющих собой соединение по определенным правилам нескольких стандартных логических элементов (см. § 6.4) и выполняющих более сложные логические функции. Такие триггеры обычно состоят из двух— четырех простых логических элементов, составляющих одну микросхему. В последнее время промышленность выпускает сложные микросхемы, содержащие десятки и даже сотни триггеров.

К большим интегральным схемам относят микросхемы, содержащие одно или несколько функциональных устройств с общим числом элементов не менее 100, В настоящее время уже разработаны БИС, содержащие более 105 элементов. Поэтому часто для характеристики БИС используют показатель степени интеграции, количественно определяемый десятичным логарифмом от числа элементов микросхемы. Число выводов у современных БИС обычно не превышает 48.

В полупроводниковых ИС можно выделить два класса микросхем, отличных по основным элементам, на изготовление которых ориентируется весь технологический цикл: биполярные и микросхемы, содержащие полевые транзисторы.

Для получения большого коэффициента усиления применяют несколько усилительных каскадов. Каждый каскад состоит из усилительного элемента и включенной на его выходе цепи межкаскадной связи. В качестве усилительных элементов служат либо автономные транзисторы с вспомогательными деталями, либо гибридные микросхемы, содержащие один или несколько автономных транзисторов, либо, наконец, полупроводниковые интегральные микросхемы.

Интегральные микросхемы, содержащие более 100 элементов, принято называть большими интегральными схемами (БИС)

Интегральные микросхемы содержат различное число активных (биполярные или полевые транзисторы) и пассивных (резисторы, конденсаторы, диоды) элементов и по их количеству на одном кристалле полупроводника разделяются на схемы с той или иной степенью интеграции. С этой точки зрения принято относить микросхемы, содержащие 10—100 элементов, к схемам малой и средней интеграции, а содержащие 200—1000 и более элементов — к большим интегральным схемам (БИС).

— интегральные микросхемы третьей степени интеграции, содержащие от 101 до 1000 элементов, и т. д.

Интегральные микросхемы, содержащие более 100 элементов, принято называть также большими интегральными схемами (БИС).

К большим интегральным схемам относят микросхемы, содержащие одно или несколько функциональных устройств с общим числом элементов не менее 100. В настоящее время уже разработаны БИС, содержащие более 105 элементов. Поэтому часто для характеристики БИС используют показатель степени интеграции, количественно определяемый десятичным логарифмом от числа элементов микросхемы. Число выводов у современных БИС обычно не превышает 48.